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【千歳】Test Chip Design Engineer (Physical Design & PPA Analysis)-設計技術統括部 -旧設計・PDK技術部

Rapidus株式会社
  • 海外勤務あり

想定年収

非公開

勤務地

北海道 東京都,北米

従業員数

1,024名

仕事内容 募集背景 技能/経験 給与 勤務地 福利厚生 企業情報

仕事内容

■職務内容
ラピダスは半導体イノベーションの最前線に立つリーディングファウンドリであり、次世代集積回路の実現を目指してテストラインの稼働が進んでおります。本ポジションでは、当社の先進プロセス技術の検証と特性評価に不可欠な最先端テストチップの物理設計およびPPA（電力、性能、面積）解析を担当いただきます。

プロセス開発と製品設計の橋渡し役として、同社の技術提供がグローバル顧客の厳しい要求を満たすことを保証する重要な役割をお任せします。このポジションでは、最新のプロセスノードと設計手法に携わるユニークな機会を得られ、半導体製造の未来に直接貢献できます。

Rapidus is a leading foundry at the forefront of semiconductor innovation, enabling the next generation of integrated circuits. We are seeking a highly skilled and experienced Test Chip Design Engineer to join our team. In this role, you will be responsible for the physical design and PPA (Power, Performance, Area) analysis of cutting-edge test chips, critical for validating and characterizing our advanced process technologies.

You will play a pivotal role in bridging the gap between process development and product design, ensuring our technology offerings meet the demanding requirements of our global customers. This position offers a unique opportunity to work with the latest process nodes and design methodologies, contributing directly to the future of semiconductor manufacturing.

■具体的な業務内容
テストチップ設計エンジニアとして、以下の業務を担当します：
・テストチップの物理設計およびPPA解析：
バックエンド（BE）実装および関連フロー開発：チップレベル計画・PG（電源/グランド）ネットワーク設計からフロアプラン、配置、CTS（クロックツリー合成）、配線、電力解析（PDNAサインオフ）、包括的な物理検証に至るバックエンド実装フロー全体を推進。
・設計手法とEDAツールユーティリティ開発：
バックエンド実装に特化した設計手法および関連EDAツールユーティリティの開発・強化。これには新プロセス技術に伴う課題解決策の創出や、顧客を効果的に支援するユーティリティの開発が含まれます。
・ 技術ベンチマーク：
新プロセス技術のPPA特性を徹底的に理解・評価するための詳細な技術ベンチマークを実施。
・プロセス開発チーム、回路設計チーム、EDAベンダーと緊密に連携し、堅牢な設計フローの定義と実装を行う。
・タイミング、消費電力、物理検証失敗を含む複雑な物理設計問題の分析とデバッグの実施。
・設計プロセスおよび方法論の継続的改善に貢献。
・設計仕様、方法論、結果を明確かつ簡潔に文書化。

Key Responsibilities
As a Test Chip Design Engineer, your responsibilities will include:
- Test Chip Physical Design and PPA Analysis:
- Backend (BE) Implementation and Related Flow Development: Drive the full backend implementation flow, from chip-level planning and PG (Power/Ground) network design to floorplan, place, CTS (Clock Tree Synthesis), route, power analysis (PDNA sign-off), and comprehensive physical verification.
- Design Methodology and EDA Tool Utility Development: Develop and enhance design methodologies and associated EDA tool utilities specifically for backend implementation. This includes creating solutions for challenges arising from new process technologies and developing utilities to support our customers effectively.
- Technology Benchmark: Conduct detailed technology benchmarking to thoroughly understand and evaluate the PPA characteristics of new process technologies.
- Collaborate closely with process development teams, circuit design teams, and EDA vendors to define and implement robust design flows.
- Analyze and debug complex physical design issues, including timing, power, and physical verification failures.
- Contribute to the continuous improvement of design processes and methodologies.
- Document design specifications, methodologies, and results clearly and concisely.

仕事内容変更範囲

会社の指示する業務

職位

ー

募集背景

ー

募集人数

ー

応募条件

技能/経験

＜必須経験＞
・電気工学、電子工学、または関連分野の学士号以上。
・デジタルバックエンドIC設計における5年以上の実務経験（特に物理設計とサインオフに重点を置いた経験）。
・物理設計フロー全体（フロアプランニング、電源グリッド設計、配置、クロックツリー合成（CTS）、配線、物理検証（DRC/LVS/アンテナ））における確かな専門知識。
・電力解析（PDNAサインオフ）および静的タイミング解析（STA）に関する確かな経験。
・物理設計向け業界標準EDAツール（例：Cadence Innovus、Synopsys Fusion Compiler、PrimeTime、RedHawk、Calibre）の習熟度。
・設計自動化およびフロー開発のためのスクリプト言語（例：Tcl、Python、Perl）の使用経験。
・高度なCMOSプロセス技術と物理設計への影響に関する深い理解。
・優れた分析力と問題解決能力、細部への鋭い観察眼。
・ビジネスレベルの英語力（国際的なエンジニアとの技術的議論が可能）。

＜歓迎要件＞
・ファウンドリ環境におけるテストチップ設計またはIP開発の経験。
・先進プロセス技術（例：7nm、5nm、3nm）に関する知識。
・FinFETまたはGAAFETアーキテクチャに関する知識。
・カスタムレイアウト設計またはスタンダードセルライブラリ開発の経験。
・カスタム設計手法またはCADユーティリティの開発経験。
・物理設計の観点からの信頼性問題（例：EM、IRドロップ、ESD）の理解。
・プロジェクトリーダーシップまたはメンタリング経験。

求める人物像
・積極的で自発的、複雑な技術的課題の革新と解決に強い意欲を持つこと。
・協働性を高く持ち、異なる地域にまたがるクロスファンクショナルチームと効果的に連携できること。
・細部まで注意を払い、高品質で信頼性の高い設計の提供にコミットできること。
・新技術や手法への継続的な学習意欲と適応力を持つこと。
・複雑な技術概念を明確に説明できる優れたコミュニケーション能力を有すること。

学歴

大学

職務経験

要

業界経験

要

年齢

年齢制限不問  

英語力

中級以上

TOEIC：600点以上

その他語学力

語学力詳細

ー

勤務条件

雇用形態

無期雇用

試用期間

有り(3か月　試用期間中も待遇・勤務条件に変更なし)

給与

年俸制

年収：非公開

月収：33万円～

月額基本給：27万円～

年収非公開 ( 年収は企業の方針により非公開とされています。選考の過程で個別にご確認ください。 ) 年俸の12分割を毎月支給

賞与・インセンティブ

賞与なし：企業立ち上げ段階により業績なしのため

昇給

有り
昇給制度有

勤務地

北海道 東京都,北米

【千歳事務所】
北海道千歳市千代田町2丁目16　NTT千歳ビル
　※JR千歳線「千歳」駅　徒歩10分
【千歳工場IIM（イーム）】
北海道千歳市美々758-62
　※IIMへのアクセスはJR千歳駅から社用連絡バス利用
【東京本社】
東京都千代田区麹町4丁目1番地 麹町ダイヤモンドビル 11階

北米エリアへの配属の可能性あり
Albany, New York, Santa Clara, California

勤務地変更範囲

会社の定める事業所
転勤:当面無し

出向

出向:有り

就業時間

08:30～17:00

休憩時間：60分

残業：月10時間～30時間程度

固定（定額）残業代制
※フレックスタイム制あり（コアタイム無し）
※標準労働時間帯08:30~17:00

残業手当

定額の残業代＋通常の残業代

固定残業時間 30時間 / 月
固定残業代 66,675円 / 月
固定残業時間超過分は別途支給されます。
※固定残業代の金額は職位によって変動します。

通勤手当

交通費：全額支給

その他手当

休日・休暇

完全週休二日制, 土, 日, 祝日, 年末年始

年間休日：120

年間有給休暇：有給休暇は入社時から付与されます
( 初年度６⽇〜10⽇、勤続年数に応じて最⼤20⽇
※入社7ヶ月目には最低10日以上 )
【休日・休暇詳細】
創立記念日（8月10日）

社会保険

雇用保険, 健康保険, 労災保険, 厚生年金

福利厚生

ー

受動喫煙対策

就業場所 全面禁煙

備考

ー

選考内容

選考プロセス

適性試験：無し 、 面接回数：2回～3回

求人No.：NJB2344858

最終更新日：2026/7/2

企業情報

企業名

Rapidus株式会社

代表者名

代表取締役社長　小池　淳義

設立

2022年8月

従業員数

1,024名

資本金

7,346,000,000円

本社所在地

〒102-0083 東京都千代田区麹町4丁目1番地　麹町ダイヤモンドビル11階

株式公開

未公開

日系・外資

日系

企業URL

https://www.rapidus.inc/

事業内容

・半導体素子、集積回路等の電子部品の研究、開発、設計、製造及び販売
・環境に配慮した省エネルギーの半導体及び半導体製造技術の研究、開発
・半導体産業を担う人材の育成・開発

事業に関する特色

2022年8月に、日本の主要企業8社（キオクシア株式会社、ソニーグループ株式会社、ソフトバンク株式会社、株式会社デンソー、トヨタ自動車株式会社、日本電気株式会社、日本電信電話株式会社、株式会社三菱UFJ銀行）の支援を受けて設立。2020年代後半にプロセス・ルールが2nm以下の先端ロジック半導体の開発・量産を行うことを目指している。

会社の特色

【経営理念】
半導体を通して人々を幸せに、豊かに、充実したものにするため
1.世界最高水準の開発力、技術力、製造力を持つ工場経営を推進する
2.多くの大学、研究機関と連携しこの分野を拡大していく人材育成を核とする
3.真のグリーン化に向けてイノヴェーションを推進する

【経営方針】
1.新産業創出を顧客と共に推進する
2.設計、ウェーハ工程、３Dパッケージまで世界一のサイクルタイム短縮サービスを開発し提供する
3.世界最高水準の設計部隊、設備メーカー、材料メーカーと協調し、新たなビジネススキームを構築する

その他の特色

【IBMとRapidus、戦略的パートナーシップを締結、日本における先端半導体技術とエコシステムの共創を目指す】
IBMとRapidus株式会社は日本が半導体の研究開発・製造におけるグローバルリーダーを目指す取り組みの一環として、ロジック・スケーリング技術の発展に向けた共同開発パートナーシップを締結したことを発表。

Rapidusは、日本の主要企業からの賛同を得て設立された先端ロジック半導体に関する研究、開発、設計、製造および販売を行う事業会社です。本パートナーシップの一環として、RapidusとIBMは、IBMの画期的な2ナノメートル（nm）ノード技術の開発を推進し、Rapidusの日本国内の製造拠点に導入します。

この取り組みは、数十年にわたって培われた、半導体の研究・設計におけるIBMの専門性を活用するものです。2021年に、IBMは世界初の2nmノードのチップ開発技術を発表しました。このチップは、現在最も先進的な7nmチップに比べて45%の性能向上、または75%のエネルギー効率向上の達成が見込まれます。また、IBMは、先端ロジックおよびメモリー技術における日本の半導体メーカーや、日本の製造装置・材料のサプライヤー企業との共同開発パートナーシップを成功させてきた長い歴史を有しています。

本パートナーシップの一環として、Rapidusの研究者と技術者は、世界最先端の半導体研究拠点の1つであるニューヨーク州アルバニーのAlbany NanoTech Complexで、IBMおよび日本IBMの研究者と協働します。Rapidusは、IBM、Applied Materials、サムスン電子、東京エレクトロン、SCREEN、JSR、ニューヨーク州立大学（SUNY）を含む、Albany NanoTech Complexのエコシステムに参画する最新企業となります。

Rapidusは、自動化や効率化など、製造における差別化戦略を展開し、製品化のスピードと競争力の向上を図る計画です。また、この2nm半導体技術において市場をリードすることを目指すとともに、業界標準製品との互換性を持たせる予定です。Rapidusは、2020年代後半に2 nm技術の量産を開始する予定です。

売上実績

求人No.：NJB2344858

最終更新日：2026/7/2

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