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【千歳】Senior DFT Engineer-設計技術統括部 -旧設計・PDK技術部

Rapidus株式会社
  • 海外勤務あり

想定年収

600万円 ~ 1,200万円

勤務地

北海道 東京都,北米

従業員数

1,024名

仕事内容 募集背景 技能/経験 給与 勤務地 福利厚生 企業情報

仕事内容

■職務内容
同社は、2nmノードおよびそれ以降の先進半導体プロセス技術の開発を支援するイネーブルメントチームに、意欲的で経験豊富なシニアDFTエンジニアを募集しています。次世代製造プロセスの実現と検証に不可欠な大規模テストチップの設計検証技術（DFT）実装を主導していただきます。
本職務では、スキャン挿入、ATPG、メモリBIST、その他のDFT手法に注力すると同時に、歩留まり分析やEDAツール連携を支援し、設計品質とテスト効率の向上を図ります。RTL設計者、物理設計チーム、プロセス統合エンジニア、EDAパートナーと緊密に連携し、グローバル拠点全体で堅牢なDFTインフラを確立します。

We are seeking a highly motivated and experienced Senior DFT Engineer to join our Enablement Team supporting the development of advanced semiconductor process technologies at the 2nm node and beyond. You will lead the Design-for-Test (DFT) implementation of large-scale test chips that are critical for enabling and validating our next-generation manufacturing processes.
In this role, you will focus on scan insertion, ATPG, memory BIST, and other DFT methodologies, while also supporting yield analysis and EDA tool collaboration to improve design quality and test efficiency. You will work closely with RTL designers, physical design teams, process integration engineers, and EDA partners to ensure robust DFT infrastructure across our global sites.

・技術開発用テストチップ向けのDFTアーキテクチャを定義・実装し、スキャン、境界スキャン、メモリBISTにメインとした設計開発。
・実装済みDFT回路の機能・タイミング検証を実施し、DFTシミュレーション（ATPG、BIST、故障シミュレーション）によるテストカバレッジ評価。
・テストカバレッジ、テストコスト、テスト時間の分析に基づき最適なテストソリューションを提案する。
・設計チームと連携し、RTLから物理実装に至るまでのDFT機能統合を推進する。
・ATPGおよびMBISTパターンの開発・検証を実施し、シリコン上でのテスト立ち上げとデバッグを支援。
・シリコンからのテストデータを分析し、系統的問題を特定してプロセス歩留まりを改善。
・EDAベンダーと連携し、先進ノード向けDFTツール・手法の評価と改善を実施。
・ベストプラクティスを文書化し、将来のテクノロジーノードにおけるスケーラブルなDFTフローの実現。
・ 設計、プロセス、製品エンジニアリング、信頼性評価にまたがるクロスファンクショナルチームの支援。

Responsibilities
・Define and implement DFT architectures for technology development test chips, focusing on scan, boundary scan, and memory BIST.
・Function and timing verification of implemented DFT circuit, evaluate test coverage with DFT simulation (ATPG, BIST, Fault simuation).
・Propose the best test solution with analysis among test coverage, test cost, test time
・Collaborate with design teams to integrate DFT features from RTL through physical implementation.
・Develop and validate ATPG and MBIST patterns; support test bring-up and debug on silicon.
・Analyze test data from silicon to identify systematic issues and improve process yield.
・Engage with EDA vendors to evaluate and improve DFT tools and methodologies for advanced nodes.
・Document best practices and contribute to the enablement of scalable DFT flows across future technology nodes.
・Support cross-functional teams spanning design, process, product engineering, and reliability.

仕事内容変更範囲

会社の指示する業務

職位

ー

募集背景

ー

募集人数

ー

応募条件

技能/経験

＜必須経験＞
・電気工学、コンピュータ工学または関連分野における修士号または博士号。
・ DFT開発における5年以上の経験（先進ノード設計または大規模テストチップの経験があることが望ましい）
・スキャンベースDFT、ATPG、圧縮、メモリBIST技術に関する知見をお持ちの方。
・商用DFTツール（例：Synopsys TestMax、Siemens Tessent、Cadence Modus）の実務経験。
・RTLからGDSまでのフローおよびDFTタイミング考慮事項の理解。
・シリコン立ち上げ、故障解析、歩留まり改善の実務経験。

＜歓迎要件＞
・5nm以下のプロセス技術におけるDFT実装の経験。
・チップレットSOC向けDFT実装の経験。
・歩留まり学習で使用されるデータ分析ツールおよび手法の知識。
・DFTおよびテストフローの自動化のための強力なスクリプト作成能力（Python、Tcl、Perl）。
・プロセス技術実現のためのテストチップ開発に関する知識。

学歴

高専

職務経験

要

業界経験

要

年齢

年齢制限不問  

英語力

初級以上

TOEIC：600点以上

その他語学力

語学力詳細

ー

勤務条件

雇用形態

無期雇用

試用期間

有り(3か月　試用期間中も待遇・勤務条件に変更なし)

給与

年俸制

年収：600万円 ~ 1,200万円

月収：50万円～

月額基本給：40万円～

年俸の12分割を毎月支給

賞与・インセンティブ

賞与なし：企業立ち上げ段階により業績なしのため

昇給

有り
昇給制度有

勤務地

北海道 東京都,北米

【千歳事務所】
北海道千歳市千代田町2丁目16　NTT千歳ビル
　※JR千歳線「千歳」駅　徒歩10分
【千歳工場IIM（イーム）】
北海道千歳市美々758-62
　※IIMへのアクセスはJR千歳駅から社用連絡バス利用
【東京本社】
東京都千代田区麹町4丁目1番地 麹町ダイヤモンドビル 11階

北米エリアへの配属の可能性あり
Albany, New York, Santa Clara, California

勤務地変更範囲

会社の定める事業所
転勤:有り

出向

出向:有り

就業時間

08:30～17:00

休憩時間：60分

残業：月10時間～30時間程度

固定（定額）残業代制
※フレックスタイム制あり（コアタイム無し）
※標準労働時間帯08:30~17:00

残業手当

定額の残業代＋通常の残業代

固定残業時間 30時間 / 月
固定残業代 100,000円 / 月
固定残業時間超過分は別途支給されます。
※固定残業代の金額は職位によって変動します。

通勤手当

交通費：全額支給

その他手当

休日・休暇

完全週休二日制, 土, 日, 祝日, 年末年始

年間休日：128

年間有給休暇：有給休暇は入社時から付与されます
( 初年度6⽇〜10⽇、勤続年数に応じて最⼤20⽇
※入社7ヶ月目には最低10日以上 )
【休日・休暇詳細】
創立記念日（8月10日）

社会保険

雇用保険, 健康保険, 労災保険, 厚生年金

福利厚生

ー

受動喫煙対策

就業場所 全面禁煙

備考

ー

選考内容

選考プロセス

適性試験：無し 、 面接回数：2回～3回

求人No.：NJB2344848

最終更新日：2026/7/2

企業情報

企業名

Rapidus株式会社

代表者名

代表取締役社長　小池　淳義

設立

2022年8月

従業員数

1,024名

資本金

7,346,000,000円

本社所在地

〒102-0083 東京都千代田区麹町4丁目1番地　麹町ダイヤモンドビル11階

株式公開

未公開

日系・外資

日系

企業URL

https://www.rapidus.inc/

事業内容

・半導体素子、集積回路等の電子部品の研究、開発、設計、製造及び販売
・環境に配慮した省エネルギーの半導体及び半導体製造技術の研究、開発
・半導体産業を担う人材の育成・開発

事業に関する特色

2022年8月に、日本の主要企業8社（キオクシア株式会社、ソニーグループ株式会社、ソフトバンク株式会社、株式会社デンソー、トヨタ自動車株式会社、日本電気株式会社、日本電信電話株式会社、株式会社三菱UFJ銀行）の支援を受けて設立。2020年代後半にプロセス・ルールが2nm以下の先端ロジック半導体の開発・量産を行うことを目指している。

会社の特色

【経営理念】
半導体を通して人々を幸せに、豊かに、充実したものにするため
1.世界最高水準の開発力、技術力、製造力を持つ工場経営を推進する
2.多くの大学、研究機関と連携しこの分野を拡大していく人材育成を核とする
3.真のグリーン化に向けてイノヴェーションを推進する

【経営方針】
1.新産業創出を顧客と共に推進する
2.設計、ウェーハ工程、３Dパッケージまで世界一のサイクルタイム短縮サービスを開発し提供する
3.世界最高水準の設計部隊、設備メーカー、材料メーカーと協調し、新たなビジネススキームを構築する

その他の特色

【IBMとRapidus、戦略的パートナーシップを締結、日本における先端半導体技術とエコシステムの共創を目指す】
IBMとRapidus株式会社は日本が半導体の研究開発・製造におけるグローバルリーダーを目指す取り組みの一環として、ロジック・スケーリング技術の発展に向けた共同開発パートナーシップを締結したことを発表。

Rapidusは、日本の主要企業からの賛同を得て設立された先端ロジック半導体に関する研究、開発、設計、製造および販売を行う事業会社です。本パートナーシップの一環として、RapidusとIBMは、IBMの画期的な2ナノメートル（nm）ノード技術の開発を推進し、Rapidusの日本国内の製造拠点に導入します。

この取り組みは、数十年にわたって培われた、半導体の研究・設計におけるIBMの専門性を活用するものです。2021年に、IBMは世界初の2nmノードのチップ開発技術を発表しました。このチップは、現在最も先進的な7nmチップに比べて45%の性能向上、または75%のエネルギー効率向上の達成が見込まれます。また、IBMは、先端ロジックおよびメモリー技術における日本の半導体メーカーや、日本の製造装置・材料のサプライヤー企業との共同開発パートナーシップを成功させてきた長い歴史を有しています。

本パートナーシップの一環として、Rapidusの研究者と技術者は、世界最先端の半導体研究拠点の1つであるニューヨーク州アルバニーのAlbany NanoTech Complexで、IBMおよび日本IBMの研究者と協働します。Rapidusは、IBM、Applied Materials、サムスン電子、東京エレクトロン、SCREEN、JSR、ニューヨーク州立大学（SUNY）を含む、Albany NanoTech Complexのエコシステムに参画する最新企業となります。

Rapidusは、自動化や効率化など、製造における差別化戦略を展開し、製品化のスピードと競争力の向上を図る計画です。また、この2nm半導体技術において市場をリードすることを目指すとともに、業界標準製品との互換性を持たせる予定です。Rapidusは、2020年代後半に2 nm技術の量産を開始する予定です。

売上実績

求人No.：NJB2344848

最終更新日：2026/7/2

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