半導体／海外の求人・転職情報

ラピダスは最先端のデジタルチップ設計における革新的なリーディングカンパニーです。スタンダードセル開発と設計技術共同最適化（DTCO）に注力する、才能と経験を備えたデジタルチップ設計エンジニアを募集しています。

ライブラリ設計とプロセス技術の融合を推進し、次世代製品向けの高性能かつ低消費電力デジタルチップの実現に重要な役割を担っていただきます。グローバルな環境で最先端技術に携わり、同社の先進的な製品開発に積極的に貢献する機会を得られます。

Rapidus is a leading innovator in cutting-edge digital chip design. We are looking for a talented and experienced Digital Chip Design Engineer to join our team, focusing on Standard Cell Development and Design Technology Co-Optimization (DTCO).

In this role, you will be instrumental in enabling high-performance and low-power digital chips for our next-generation products, by driving the convergence of library design and process technology. You will have the opportunity to work with state-of-the-art technology in a global environment, actively contributing to our advanced product development.

主な職務内容：
- 先進技術ノード向け標準セルライブラリの設計、評価、最適化。
- DTCO（設計技術共同最適化）活動の計画と実行。回路設計とプロセス技術間の連携強化により、最適なPPA（電力、性能、面積）目標の達成を図る。
- カスタムレイアウト、特性評価、検証フローの開発および改善。
- 設計ルール、プロセスばらつき、信頼性要件を深く理解した設計を実施。
- 設計チーム、プロセス・デバイス開発チーム、EDAチームと緊密に連携。
- PPA目標達成に向けた新設計手法・ツールの評価および導入。
- IPベンダー、EDAベンダーとの技術協議および協業への参画。
- 設計データの文書化および管理。

Key Responsibilities:
- Design, evaluate, and optimize standard cell libraries for advanced technology nodes.
- Plan and execute DTCO (Design Technology Co-Optimization) activities, strengthening the collaboration between circuit design and process technology to achieve optimal PPA (Power, Performance, Area) targets.
- Develop and improve custom layout, characterization, and verification flows.
- Design with a keen understanding of design rules, process variations, and reliability requirements.
- Collaborate closely with design teams, process and device development teams, and EDA teams.
- Evaluate and introduce new design methodologies and tools to meet PPA goals.
- Engage in technical discussions and collaborations with IP vendors and EDA venders.
- Document and maintain design data.

■職務内容
ラピダスは半導体イノベーションの最前線に立つリーディングファウンドリであり、次世代集積回路の実現を目指してテストラインの稼働が進んでおります。本ポジションでは、当社の先進プロセス技術の検証と特性評価に不可欠な最先端テストチップの物理設計およびPPA（電力、性能、面積）解析を担当いただきます。

プロセス開発と製品設計の橋渡し役として、同社の技術提供がグローバル顧客の厳しい要求を満たすことを保証する重要な役割をお任せします。このポジションでは、最新のプロセスノードと設計手法に携わるユニークな機会を得られ、半導体製造の未来に直接貢献できます。

Rapidus is a leading foundry at the forefront of semiconductor innovation, enabling the next generation of integrated circuits. We are seeking a highly skilled and experienced Test Chip Design Engineer to join our team. In this role, you will be responsible for the physical design and PPA (Power, Performance, Area) analysis of cutting-edge test chips, critical for validating and characterizing our advanced process technologies.

You will play a pivotal role in bridging the gap between process development and product design, ensuring our technology offerings meet the demanding requirements of our global customers. This position offers a unique opportunity to work with the latest process nodes and design methodologies, contributing directly to the future of semiconductor manufacturing.

■具体的な業務内容
テストチップ設計エンジニアとして、以下の業務を担当します：
・テストチップの物理設計およびPPA解析：
バックエンド（BE）実装および関連フロー開発：チップレベル計画・PG（電源/グランド）ネットワーク設計からフロアプラン、配置、CTS（クロックツリー合成）、配線、電力解析（PDNAサインオフ）、包括的な物理検証に至るバックエンド実装フロー全体を推進。
・設計手法とEDAツールユーティリティ開発：
バックエンド実装に特化した設計手法および関連EDAツールユーティリティの開発・強化。これには新プロセス技術に伴う課題解決策の創出や、顧客を効果的に支援するユーティリティの開発が含まれます。
・ 技術ベンチマーク：
新プロセス技術のPPA特性を徹底的に理解・評価するための詳細な技術ベンチマークを実施。
・プロセス開発チーム、回路設計チーム、EDAベンダーと緊密に連携し、堅牢な設計フローの定義と実装を行う。
・タイミング、消費電力、物理検証失敗を含む複雑な物理設計問題の分析とデバッグの実施。
・設計プロセスおよび方法論の継続的改善に貢献。
・設計仕様、方法論、結果を明確かつ簡潔に文書化。

Key Responsibilities
As a Test Chip Design Engineer, your responsibilities will include:
- Test Chip Physical Design and PPA Analysis:
- Backend (BE) Implementation and Related Flow Development: Drive the full backend implementation flow, from chip-level planning and PG (Power/Ground) network design to floorplan, place, CTS (Clock Tree Synthesis), route, power analysis (PDNA sign-off), and comprehensive physical verification.
- Design Methodology and EDA Tool Utility Development: Develop and enhance design methodologies and associated EDA tool utilities specifically for backend implementation. This includes creating solutions for challenges arising from new process technologies and developing utilities to support our customers effectively.
- Technology Benchmark: Conduct detailed technology benchmarking to thoroughly understand and evaluate the PPA characteristics of new process technologies.
- Collaborate closely with process development teams, circuit design teams, and EDA vendors to define and implement robust design flows.
- Analyze and debug complex physical design issues, including timing, power, and physical verification failures.
- Contribute to the continuous improvement of design processes and methodologies.
- Document design specifications, methodologies, and results clearly and concisely.

■職務内容
ラピダスは半導体設計・製造分野における主要なイノベーターです。同社は効率的で高品質なチップ設計を実現するため、最先端のEDA（電子設計自動化）フローの開発に注力しています。現在、設計効率と生産性を次のレベルへ引き上げるため、才能あるチップ実装EDAフロー開発エンジニアを募集しています。

最新の技術ノード向け最先端のサインオフフロー構築から、CADプラットフォームの統合、あらゆる設計課題に対応するEDAソリューションの開発まで、幅広い業務に携わっていただきます。設計チームと緊密に連携し、最先端のEDAツールと手法を活用して、当社のチップ開発を加速させる役割を担います。

Rapidus is a leading innovator in semiconductor design and manufacturing. We're dedicated to developing cutting-edge EDA (Electronic Design Automation) flows to achieve efficient and high-quality chip designs. We're currently seeking a talented Chip Implementation EDA Flow Development Engineer to help us elevate our design efficiency and productivity to the next level.

In this pivotal role, you'll be involved in a wide range of activities, from building state-of-the-art sign-off flows for the latest technology nodes to integrating CAD platforms and developing EDA solutions for all kinds of design challenges. You'll work closely with our design teams, leveraging the most advanced EDA tools and methodologies to accelerate our chip development.



■具体的な業務内容
チップ実装EDAフロー開発エンジニアとして、以下の業務を担当します。

・チップ実装EDAフローの確立：
サインオフフロー開発：RC抽出、タイミング解析、タイミング修正のためのサインオフフローを開発・最適化します。これによりチップの性能と信頼性確保。
・EDAプラットフォーム開発：設計段階の統合、設計キットの管理、設計データベースの監視を行うEDAプラットフォームの開発・保守。設計者が効率的に作業できる環境を構築。
・汎用CAD/EDA開発：あらゆる設計課題を解決するための汎用EDAツールの開発・改善。設計プロセスのボトルネック解消と効率向上。
・設計チームと連携し、フローおよびツールのニーズを特定し、要件を定義します。
・EDAベンダーと連携し、新機能の導入や既存ツールの最適化を推進。
・開発したフローやツールの導入支援、ユーザーサポート、トラブルシューティングを提供。
・最新のEDA技術や業界動向を把握し、社内フローへの適用可能性評価。
・開発したフローやツールのドキュメントの作成・維持。

Key Responsibilities
As a Chip Implementation EDA Flow Development Engineer, your responsibilities will include:

- Chip Implementation EDA Flow Enablement:
- Sign-Off Flow Development: Develop and optimize sign-off flows for RC extraction, timing analysis, and timing fixing. This ensures the performance and reliability of our chips.
- EDA Platform Development: Develop and maintain our EDA platform for integrating design stages, managing design kits, and overseeing design databases. You'll build an environment where designers can work efficiently.
- General CAD/EDA Development: Develop and improve general EDA tools to resolve all sorts of design issues. This will help eliminate bottlenecks in the design process and boost efficiency.
- Collaborate with design teams to identify flow and tool needs and define requirements.
- Work with EDA vendors to introduce new features and optimize existing tools.
- Provide support for implementing developed flows and tools, offering user assistance and troubleshooting.
- Stay up-to-date with the latest EDA technologies and industry trends, evaluating their applicability to our internal flows.
Create and maintain documentation for developed flows and tools.

■職務内容
同社は、2nmノードおよびそれ以降の先進半導体プロセス技術の開発を支援するイネーブルメントチームに、意欲的で経験豊富なシニアDFTエンジニアを募集しています。次世代製造プロセスの実現と検証に不可欠な大規模テストチップの設計検証技術（DFT）実装を主導していただきます。
本職務では、スキャン挿入、ATPG、メモリBIST、その他のDFT手法に注力すると同時に、歩留まり分析やEDAツール連携を支援し、設計品質とテスト効率の向上を図ります。RTL設計者、物理設計チーム、プロセス統合エンジニア、EDAパートナーと緊密に連携し、グローバル拠点全体で堅牢なDFTインフラを確立します。

We are seeking a highly motivated and experienced Senior DFT Engineer to join our Enablement Team supporting the development of advanced semiconductor process technologies at the 2nm node and beyond. You will lead the Design-for-Test (DFT) implementation of large-scale test chips that are critical for enabling and validating our next-generation manufacturing processes.
In this role, you will focus on scan insertion, ATPG, memory BIST, and other DFT methodologies, while also supporting yield analysis and EDA tool collaboration to improve design quality and test efficiency. You will work closely with RTL designers, physical design teams, process integration engineers, and EDA partners to ensure robust DFT infrastructure across our global sites.

・技術開発用テストチップ向けのDFTアーキテクチャを定義・実装し、スキャン、境界スキャン、メモリBISTにメインとした設計開発。
・実装済みDFT回路の機能・タイミング検証を実施し、DFTシミュレーション（ATPG、BIST、故障シミュレーション）によるテストカバレッジ評価。
・テストカバレッジ、テストコスト、テスト時間の分析に基づき最適なテストソリューションを提案する。
・設計チームと連携し、RTLから物理実装に至るまでのDFT機能統合を推進する。
・ATPGおよびMBISTパターンの開発・検証を実施し、シリコン上でのテスト立ち上げとデバッグを支援。
・シリコンからのテストデータを分析し、系統的問題を特定してプロセス歩留まりを改善。
・EDAベンダーと連携し、先進ノード向けDFTツール・手法の評価と改善を実施。
・ベストプラクティスを文書化し、将来のテクノロジーノードにおけるスケーラブルなDFTフローの実現。
・ 設計、プロセス、製品エンジニアリング、信頼性評価にまたがるクロスファンクショナルチームの支援。

Responsibilities
・Define and implement DFT architectures for technology development test chips, focusing on scan, boundary scan, and memory BIST.
・Function and timing verification of implemented DFT circuit, evaluate test coverage with DFT simulation (ATPG, BIST, Fault simuation).
・Propose the best test solution with analysis among test coverage, test cost, test time
・Collaborate with design teams to integrate DFT features from RTL through physical implementation.
・Develop and validate ATPG and MBIST patterns; support test bring-up and debug on silicon.
・Analyze test data from silicon to identify systematic issues and improve process yield.
・Engage with EDA vendors to evaluate and improve DFT tools and methodologies for advanced nodes.
・Document best practices and contribute to the enablement of scalable DFT flows across future technology nodes.
・Support cross-functional teams spanning design, process, product engineering, and reliability.

2nm世代、及びBeyond 2nmの先端ロジック開発における主にフロントエンドの業務を担っていただきます。
装置・材料メーカーや社内部門（デバイス、プロセスインテグレーション、TEGレイアウト設計、生産技術）との連携を図り、効果的な技術開発をリードしていただきます。

2nm世代、及びBeyond 2nmの先端ロジック開発における主にフロントエンドの業務（TEGレイアウト設計含む）を担い、チーム全体のマネジメントを行っていただきます。
フロントエンドプロセス技術開発プロジェクトの管理を担当し、チームを率いてプロセス技術開発を推進していただきます。
社内他部門（デバイス、PDK、パッケージング、生産技術）や装置・材料メーカーとの密な連携を図り、開発成果を確実に遂行しつつ、技術ロードマップの策定、スケジュール管理、予算管理を行い、プロジェクトを効果的にに進行していただきます。

Rapidusは2025年4月にパイロットラインが稼働し始め、2027年量産化に向けて試作を進めております。
《Rapidusの技術で変える未来》
弊社の取引業界は自動車業界やIT・PCメーカーなど多岐に渡りますがスマホやPC、産業用ロボットなど私たちが扱う製品に必要不可欠な半導体。
現代社会の進化は半導体なくしては成り立たず、特に近年AIやIoTといった
次世代技術の発展が、半導体の需要を爆発的に高めています。
Rapidusの最大の特徴は、開発期間を短縮する統合型ファウンドリサービスRUMSを展開、単に半導体を製造するだけでなく、開発期間を世界最短にすることを価値として提供。

RUMSとは・・・https://www.rapidus.inc/business/

Rapidus株式会社の特徴
〇IBMとの技術提携
Rapidusは2nmプロセスの基盤技術を自社開発するのではなくこの分野で
先行するIBMから技術ライセンスの供与を受け、共同開発を進めています。
同社の研究者及び技術者は世界最先端の半導体研究拠点の1つであるニューヨーク州アルバニーで米国IBM・日本IBMの研究者と協働。
日本国内技術に留まらない世界的な最新技術への挑戦です。
〇imecとの連携
ベルギーに本拠を置く世界最先端の半導体研究機関imecとの協力覚書も締結。欧州半導体エコシステムの中心的存在であるimecとの連携をきっかけにEUV技術へのアクセスとグローバルな研究開発ネットワークへの参加を進めています。

■参考動画・記事
＜記事＞
参考①：新たなコンセプトで先端ロジック半導体製造へ：ラピダスの小池淳義社長に聞く
https://www.nippon.com/ja/in-depth/a09004/?cx_recs_click=true
＜参考動画＞
参考①：【半導体2023】今さら聞けない『Rapidusは何をやっている？』＆業界各社の動きを徹底解説【TSMC】【サムスン】
https://www.youtube.com/watch?v=dQY-VjzvZUA
参考②：【Rapidus社長対談】Rapidusは今までにないビジネスモデルを構築する!
https://www.youtube.com/watch?v=A1klwk6z2Qw

【仕事内容】
■タイの日系企業に対し車載向け電子部品（基板）現地工場の生産・品質体制構築について裁量権をもって一任
■量産化に向けた試作品の確認
■メーカーへの技術・改善提案
■協力工場での生産工程管理・品質管理）等

＝＝顧客と工場の仲介役となって当社製品の品質向上に向けてご一躍頂ける方を求めてます＝＝ 工場の生産品質向上に向けた施策や体制構築はすべて駐在社員に一任しているため、自由度高く裁量権を持って働ける環境です。一方でお客様の要望は高く、難しさと面白さが両立している環境。そういった環境も楽しめる方にぜひご応募頂ければと思います。

★★★はじめに★★★
本求人は、ニューフレアテクノロジー社の、「海外駐在 - サービスエンジニア」ポジションについてご案内です。
ニューフレアテクノロジー社へご興味お持ち頂けるのであれば、Teamsまたはお電話にて、口頭でポジションについて説明をさせて頂きます。お気軽にお申し付けください。

【海外駐在先】
・台湾（新竹・台中・台南・高雄）または中国（上海）のいずれかをご選択できます。
　→ 将来的に、「北米／ドイツ」への駐在も可能です。

【業務内容】
〇各国に駐在し、下記の業務を担当していただきます。
・先端技術の結集した電子ビームマスク描画装置(Electron Beam Mask writer、以下「EBM」)の保守・メンテナンス対応
・納入されたEBMの安定稼働維持により顧客満足獲得を目指す
・装置の日常点検から装置の異常を未然に察知し、予防保全を実施する事や消耗部品の交換タイミングを提案することで、お客様の生産計画をサポートする
・事務所では装置のレポート作成、部品関係の整理や発注、過去のトラブルレポートや日報の作成、定期点検準備、等の実施

★業種としては下記2種類あります。ご経験、スキル、ご意向によって、どちらかでご採用されます★

①フィールドサービスエンジニア(以下FSE)
・日常的な装置監視やサポートをします。
　┣ 始業時に弊社事務所に集合し、ウィークリーの点検、マンスリーの点検、トラブル対応等、その日の作業の流れについて確認するためミーティングを実施します。
　┗ 顧客工場へ出勤し、装置の稼働状況やコンディションを確認していきます。
　　 デイリーで20～30台ほどの装置に記録されているログをグラフィックに観察、装置稼働状況の健全性を確認します。（1台あたり15～20分）。
・EBM技術を深く理解し、現地で発生する様々な現象や問題を装置状況から分析、お客様との交渉の後、必要な対処を実施して装置を改善、回復していきます。
・お客様の一番近くで装置に向き合い、顧客要求を満たすために必要且つより最適な保守技術を構築する一員となります。
・駐在先顧客工場は24時間稼働しているため、装置が停止した際は契約に従い、時間外の対応も発生します。(当番制やシフト勤務で対応)
　┗ 当番は1回/2~3週の低頻度ですので、WLBを保ちながら就業することができます。
　　 ※ここでの「1回」とは、「ある1日の深夜」や「ある土曜日の午前」といった単位。

②定期点検エンジニア(以下AME)
・使用されるメカや電気部品の状況を監視し、計画的に交換やメンテナンスを実施します。
・客先納入後の装置に対して、1年～2年周期で、1台あたり20日間程度かけて実施する定期点検が主な業務となります。※ひと月に1台のペースで点検を実施
　┗ 点検期間中は、ミーティングで逐一確認しながら作業を進めます。
・作業内容はユニットや部品の交換、オーバーホール等メカ系作業がメインで、作業後の動作チェックとして、各種データ取り、測定データの解析から作業の合否判定を行うまでが業務範囲となります。(作業レポート、日報の作成等も含む）
・1台当りの点検作業が20日間続く事、終了後は次の装置の点検準備をしておく必要があることから、通常保守における24時間対応の当番制やシフト勤務はありません。

【対象装置：EBMについて】
・更なる高密度・高集積化が求められているLSIにおいて、複雑な回路パターンの微細描画を可能とするのが、当社の電子ビームマスク描画装置であり、半導体の技術革新にとってなくてはならない存在となっております。
・現在市場の9割ものシェアを誇るVSB(可変成型電子ビーム)シリーズに加え、更なる技術進化に向けて研究・開発を続けているMB(マルチ電子ビーム)シリーズは、未だ世にない最先端の技術に触れたい方にはぴったりの装置となります。

【本ポジションの魅力】
・当社半導体装置の保守・メンテナンス業務は機械・電気・ソフトにおいて高度なスキルや知識が求められるため、世界的有名な半導体メーカーと対等に技術的な業務を進められるまで成長することが可能な環境です。

【入社後の教育について】
・入社後3～4か月は国内（横浜本社）においてハウスマシーンを使用した実地研修と座学を通じて装置技術、メンテナンス技能を習得していただきます。
・その後先輩社員に帯同し実際の業務をしていただきながら、OJTで客先での業務への理解を進めていただきます。
・FSEは装置習熟の一環として、研修期間中に実際の駐在先へ出張し、現地据付や調整、フィールド業務等を行います。(1-2か月程度)
・AMEは先輩エンジニアをリーダーとする定期点検チームに参加いただき、出張ベースでの点検作業を実施際に経験していただきます。
・FSE、AMEともに入社から1年程度の研修を経て、現地駐在開始となります。
・Linux上のソフトを操作するため、Linuxについての知識も習得いただきます。
　※使用経験がなくても、社内教育にて基礎を習得いただき、その後の実地にて経験を積んでいただけるので、大きく不安を持つ必要はありません。

【キャリアパス】
入社してから約5年間駐在フィールドサービス業務を経て、
能力や志向性に応じて、下記キャリアパスがございます。

①トラブル分析・保守技術開発
　⇒装置技術を深く理解し、保守技術を構築していく技術エンジニアになるキャリアパスです。
　・装置を使い続けていると装置停止や想定外の現象・故障が発生します。本社へは日々このような内容が世界中から報告されてきます。
　　こうした内容にそれまでの対応経験から問題可決の手法や対策を提案、現地だけで対応が難しい場合は実際に現地へ向かい対処するとともに、ローカルメンバーを指導するエキスパートとなります。
　・新たに得られた専門知識や実績から保守対応方針化や解析手法、新規ツール等の開発を行います。
　装置対応における傑出した技術と実績を備えたエンジニアとなります。

②顧客工場の全体保守・運営管理
　⇒対象となるお客様のカスタマーサポートに対する責任者になるキャリアパスです。
　・弊社のお客様は世界中に存在し、それをリージョンといわれる国別のエリアに分け対応しています。
　　装置を使用していただいているお客様の満足を得られるカスタマーサポートを提供する為、予防保全やトラブルシュート、それに関連する全体コントロールを実施し、最終的な結果に対する責任を負うマネージャーとなります。

③客先カスタマーサポート
　⇒引き続きお客様の元で装置対応を実施、より深くより実践的なスキルを身に付けていくことで、装置状況や故障対応を極めていくキャリアパスです。
　・装置状況を把握して適切な対応、方針やスケジュールをお客様と交渉して実行し、装置の安定稼働を長期に渡り維持していく為、お客様と装置に向き合い直接対応を実施するスペシャリストとなります。
　　※その他についても獲得されたスキルや経験により、他部署での業務への異動も検討できます。

④定期点検エキスパートエンジニア
　⇒横浜本社もしくは台湾／中国／アメリカ／ドイツ／韓国／等の海外サイトで定期点検エンジニアを極めメカ系のスペシャリストとなり、点検業務だけでなく、メカ系トラブルのSWAT要員として活躍する。

【働き方】
・平均残業時間：約20～30時間／月
・リモートワーク：基本出社メインとなります。(コロナ禍では実績あり)
・休日対応：有　
　┣ シフト制で休日対応当番を回しており、当番は顧客から呼び出しがあった場合顧客先工場での対応に当たっていただきます。
　┗ 当番は1回/2~3週の低頻度ですので、WLBを保ちながら就業することができます。
　　 ※ここでの「1回」とは、「ある1日の深夜」や「ある土曜日の午前」といった単位。
　　※また休日対応した場合、翌月曜日は休みとなり、夜間の対応をした場合
翌日8時間労働したとみなすなど代休をきちんと取得することが可能です。

【駐在について】
・現地駐在時は、日本で支給される通常給与以外に現地で駐在手当が支給されます。
手当は、現地の住居費を含めた生活費を一定まかなうことが可能な金額となります。
・単身赴任者は年に2回、単身赴任者以外は年に1回、1往復分の交通費用を会社負担で帰国することが可能です。
・ご家族帯同で駐在も可能で、ご家族分の交通費も会社負担となります。
・海外駐在ポジションのご参考（駐在員のインタビュー、諸手当、キャリアパス等）
　→https://www.rs-information.com/nuflare/fse/

【年収モデル】
■台湾駐在時の年収モデル
・29歳（独身）：1103万　（国内給与：578万、海外職務手当：178万、海外勤務手当（現地通貨）：345万※日本円換算）
・33歳（独身）：1147万　（国内給与：622万、海外職務手当：178万、海外勤務手当（現地通貨）：345万※日本円換算）
・33歳（既婚）：1250万　（国内給与：640万、海外職務手当：178万、海外勤務手当（現地通貨）：431万※日本円換算）
※上記以外に、現地の住宅費・通勤費を補助
※現地通貨支給に関しては、NT$１＝4.7円で計算しております。

【業務内容】
2nm世代、及びBeyond 2nmの先端ロジック開発におけるTEGレイアウト設計とプロセスインテグレーション業務を担っていただきます。
プロセス・プロセスインテグレーション技術者と協働しながらTEGレイアウト設計を主軸に業務を進めていただきます。

【業務内容】
１・前工程におけるコータ・デベロッパ装置のプロセスフロー全体の計画および設計を担当し、工程が顧客の要求を満たすようにします。新しいプロセス技術の研究・開発を主導し、既存のプロセスフローを最適化することで製品の歩留まり向上を図ります。プロセスエンジニアチームの監督・指導を行い、プロセスの研究・検証を通じて技術の実現可能性と安定性を確保します。

２・プロセス開発プロジェクトの全体計画および管理を担当し、プロジェクト計画の策定、進捗管理を行い、品質を確保しながら予定通りの完了を目指します。

３・プロセスエンジニアチームの指導・管理を行い、チームの成長戦略を策定して技術力の向上を図ります。トレーニング計画の立案・実施を通じて、チームが最新のプロセス技術や手法を習得できるよう支援します。チームのイノベーション力を高め、技術革新とベストプラクティスの推進を担います。

４・生産および現場チームに対して技術的なサポートを提供し、生産プロセスや現場で発生する技術的課題の解決を支援します。プロセス障害の診断・対応に携わり、プロジェクトの円滑な進行を確保します。

５・研究開発・生産・品質などの各部門と密接に連携し、プロセスフローと設備のソフトウェア・ハードウェアの統合を円滑に進めます。

下記業務に携わっていただきます。

１）　先端ロジック半導体開発における主にデバイス、論理ブロックの評価解析業務を担っていただきます。

２）　電気特性検査（パラメトリックテスト、ファンクションテスト)を主にご担当いただき、その他メトロロジー検査データ、欠陥検査データ、その他回路図/レイアウト図など設計データを統合的に解析・解釈して、歩留まり向上へのアクションを策定する。

【業務内容】
・酸化物新製品の技術準備を主導し、開発チームを牽引
・新製品RFIパネルの評価方針を策定し、実行を推進
・酸化物に関するシミュレーション、電気特性、駆動、GOA、画素設計などの開発と技術課題の解決
・酸化物技術の将来戦略を策定し、研究開発を推進

【業務内容】
・酸化物バックプレーンデバイスの設計
・開発に向けた革新的かつ実現可能な提案を策定
・酸化物デバイスの理論解析、開発方針の立案・推進、新技術・新製品・新材料に関する技術課題の解決
・デバイス性能の最適化、プロセス改善、異常解析、信頼性向上に向けた取り組みを主導
・デバイス仕様・性能指標の策定および評価を行い、合理的な管理基準の構築を推進

2nmプロセスにおける、ESD素子の開発またはラッチアップ対策。
デバイス開発を、ロジックトランジスタのベースプロセスの中で、プロセス整合させて、ESDの開発またはラッチアップ対策を行う｡

2nm世代、及びBeyond 2nmの先端ロジック開発、主に配線形成プロセス技術開発のマネジメント業務を担っていただきます。
配線プロセス技術開発プロジェクトの全体管理を担当し、チームを率いてプロセス技術の最適化を推進していただきます。
他部門や装置メーカーとの密な連携を図り、開発成果を確実に遂行しつつ、技術ロードマップの策定、スケジュール管理、予算管理を行い、プロジェクトを円滑に進行していただきます。

2nm世代、及びBeyond 2nmの先端ロジック開発、主に配線工程のプロセスインテグレーションに関する業務を担っていただきます。
ダブルパターニング、EUV、微細配線技術などの要素技術を駆使し、最先端プロセスの実現に向けた技術革新を推進、他の部門（デバイス、プロセスインテグレーション）との連携を図り、効率的な技術開発をリードしていただきます。

2nm世代、及びBeyond 2nmの先端ロジック開発における、主に製品の信頼性に関する業務を担い、チーム全体のマネジメントを行っていただきます。

2nmプロセスにおける、アナログ素子の開発。
デバイス開発を、ロジックトランジスタのベースプロセスの中で、プロセス整合させて、アナログデバイスの開発を行う。

2nmプロセスにおける、メモリー素子(SRAM, eFuse)の開発
デバイス開発を、ロジックトランジスタのベースプロセスの中で、プロセス整合させて、メモリーデバイスの開発を行う(SRAM, eFuse)。

【業務内容】
１・塗布現像装置開発のPLC（製品ライフサイクル）プロセスに従い、フロントエンドトラック装置製品の研究開発プロジェクトの全体計画を主導し、事前調査、実現可能性検証を含む研究開発プロジェクトの重要なノードを具体的に計画します。研究開発の実施および製品リリースなど。

２・塗布現像装置研究開発エンジニアのチームを率い、会社の装置製品開発プロジェクトに取り組み、装置システムの全体的な設計と各機能モジュールの仕様を主導し、プロセス技術要件を特定の機械設計指標に分解し、詳細を確立します。タスクの目標を定め、時間通りに予算内で研究開発プロジェクトを完了するためにリソースを合理的に割り当てます。

３・装置の技術要件の策定を主導し、特定のモジュールとコンポーネントの設計を指導し、検証プロセス中のさまざまな指標のデータ収集、問題点の分析と改善を担当します。

４・製品BOMの作成と保守、設計文書の作成とアーカイブ、継続的改善プロジェクトのためのエンジニアリング変更の管理を含む、製品標準化作業の推進を担当します。

５・部門の業務の実施プロセスと結果を監督する責任を負い、またプロジェクトの円滑な実施を確保するために他のプロジェクト関連部門との総合的な調整を担当します。

６・チームのイノベーション能力を向上させ、機器関連の知的財産保護の戦略と実施に責任を負います。

【業務内容】
・VR製品の光学シミュレーション（コントラスト、カラ―シフト、残像、縦縞・横縞、反射率など）を担当
・光学特性に関するVR製品の課題を解析し、シミュレーションで検証

【業務内容】
・VR製品のフォトマスクおよびパネル設計・検証を担当（シミュレーション、電気特性、駆動、GOA、画素関連の開発および課題対応を含む）
・VR製品の開発過程における技術課題（Issue）の解析、改善、および分析レポートの作成
・VRプロジェクトの開発チームを統括し、新製品の開発および顧客対応を推進
・VR製品の設計ルールおよびチェックリストの策定・維持管理
・VR製品の将来技術に関する戦略立案・研究開発・プロジェクト推進を担い、顧客への技術展開・提案を実施