弱電回路設計／海外の求人・転職情報

ラピダスは最先端のデジタルチップ設計における革新的なリーディングカンパニーです。スタンダードセル開発と設計技術共同最適化（DTCO）に注力する、才能と経験を備えたデジタルチップ設計エンジニアを募集しています。

ライブラリ設計とプロセス技術の融合を推進し、次世代製品向けの高性能かつ低消費電力デジタルチップの実現に重要な役割を担っていただきます。グローバルな環境で最先端技術に携わり、同社の先進的な製品開発に積極的に貢献する機会を得られます。

Rapidus is a leading innovator in cutting-edge digital chip design. We are looking for a talented and experienced Digital Chip Design Engineer to join our team, focusing on Standard Cell Development and Design Technology Co-Optimization (DTCO).

In this role, you will be instrumental in enabling high-performance and low-power digital chips for our next-generation products, by driving the convergence of library design and process technology. You will have the opportunity to work with state-of-the-art technology in a global environment, actively contributing to our advanced product development.

主な職務内容：
- 先進技術ノード向け標準セルライブラリの設計、評価、最適化。
- DTCO（設計技術共同最適化）活動の計画と実行。回路設計とプロセス技術間の連携強化により、最適なPPA（電力、性能、面積）目標の達成を図る。
- カスタムレイアウト、特性評価、検証フローの開発および改善。
- 設計ルール、プロセスばらつき、信頼性要件を深く理解した設計を実施。
- 設計チーム、プロセス・デバイス開発チーム、EDAチームと緊密に連携。
- PPA目標達成に向けた新設計手法・ツールの評価および導入。
- IPベンダー、EDAベンダーとの技術協議および協業への参画。
- 設計データの文書化および管理。

Key Responsibilities:
- Design, evaluate, and optimize standard cell libraries for advanced technology nodes.
- Plan and execute DTCO (Design Technology Co-Optimization) activities, strengthening the collaboration between circuit design and process technology to achieve optimal PPA (Power, Performance, Area) targets.
- Develop and improve custom layout, characterization, and verification flows.
- Design with a keen understanding of design rules, process variations, and reliability requirements.
- Collaborate closely with design teams, process and device development teams, and EDA teams.
- Evaluate and introduce new design methodologies and tools to meet PPA goals.
- Engage in technical discussions and collaborations with IP vendors and EDA venders.
- Document and maintain design data.

■職務内容
ラピダスは半導体イノベーションの最前線に立つリーディングファウンドリであり、次世代集積回路の実現を目指してテストラインの稼働が進んでおります。本ポジションでは、当社の先進プロセス技術の検証と特性評価に不可欠な最先端テストチップの物理設計およびPPA（電力、性能、面積）解析を担当いただきます。

プロセス開発と製品設計の橋渡し役として、同社の技術提供がグローバル顧客の厳しい要求を満たすことを保証する重要な役割をお任せします。このポジションでは、最新のプロセスノードと設計手法に携わるユニークな機会を得られ、半導体製造の未来に直接貢献できます。

Rapidus is a leading foundry at the forefront of semiconductor innovation, enabling the next generation of integrated circuits. We are seeking a highly skilled and experienced Test Chip Design Engineer to join our team. In this role, you will be responsible for the physical design and PPA (Power, Performance, Area) analysis of cutting-edge test chips, critical for validating and characterizing our advanced process technologies.

You will play a pivotal role in bridging the gap between process development and product design, ensuring our technology offerings meet the demanding requirements of our global customers. This position offers a unique opportunity to work with the latest process nodes and design methodologies, contributing directly to the future of semiconductor manufacturing.

■具体的な業務内容
テストチップ設計エンジニアとして、以下の業務を担当します：
・テストチップの物理設計およびPPA解析：
バックエンド（BE）実装および関連フロー開発：チップレベル計画・PG（電源/グランド）ネットワーク設計からフロアプラン、配置、CTS（クロックツリー合成）、配線、電力解析（PDNAサインオフ）、包括的な物理検証に至るバックエンド実装フロー全体を推進。
・設計手法とEDAツールユーティリティ開発：
バックエンド実装に特化した設計手法および関連EDAツールユーティリティの開発・強化。これには新プロセス技術に伴う課題解決策の創出や、顧客を効果的に支援するユーティリティの開発が含まれます。
・ 技術ベンチマーク：
新プロセス技術のPPA特性を徹底的に理解・評価するための詳細な技術ベンチマークを実施。
・プロセス開発チーム、回路設計チーム、EDAベンダーと緊密に連携し、堅牢な設計フローの定義と実装を行う。
・タイミング、消費電力、物理検証失敗を含む複雑な物理設計問題の分析とデバッグの実施。
・設計プロセスおよび方法論の継続的改善に貢献。
・設計仕様、方法論、結果を明確かつ簡潔に文書化。

Key Responsibilities
As a Test Chip Design Engineer, your responsibilities will include:
- Test Chip Physical Design and PPA Analysis:
- Backend (BE) Implementation and Related Flow Development: Drive the full backend implementation flow, from chip-level planning and PG (Power/Ground) network design to floorplan, place, CTS (Clock Tree Synthesis), route, power analysis (PDNA sign-off), and comprehensive physical verification.
- Design Methodology and EDA Tool Utility Development: Develop and enhance design methodologies and associated EDA tool utilities specifically for backend implementation. This includes creating solutions for challenges arising from new process technologies and developing utilities to support our customers effectively.
- Technology Benchmark: Conduct detailed technology benchmarking to thoroughly understand and evaluate the PPA characteristics of new process technologies.
- Collaborate closely with process development teams, circuit design teams, and EDA vendors to define and implement robust design flows.
- Analyze and debug complex physical design issues, including timing, power, and physical verification failures.
- Contribute to the continuous improvement of design processes and methodologies.
- Document design specifications, methodologies, and results clearly and concisely.

■職務内容
ラピダスは半導体設計・製造分野における主要なイノベーターです。同社は効率的で高品質なチップ設計を実現するため、最先端のEDA（電子設計自動化）フローの開発に注力しています。現在、設計効率と生産性を次のレベルへ引き上げるため、才能あるチップ実装EDAフロー開発エンジニアを募集しています。

最新の技術ノード向け最先端のサインオフフロー構築から、CADプラットフォームの統合、あらゆる設計課題に対応するEDAソリューションの開発まで、幅広い業務に携わっていただきます。設計チームと緊密に連携し、最先端のEDAツールと手法を活用して、当社のチップ開発を加速させる役割を担います。

Rapidus is a leading innovator in semiconductor design and manufacturing. We're dedicated to developing cutting-edge EDA (Electronic Design Automation) flows to achieve efficient and high-quality chip designs. We're currently seeking a talented Chip Implementation EDA Flow Development Engineer to help us elevate our design efficiency and productivity to the next level.

In this pivotal role, you'll be involved in a wide range of activities, from building state-of-the-art sign-off flows for the latest technology nodes to integrating CAD platforms and developing EDA solutions for all kinds of design challenges. You'll work closely with our design teams, leveraging the most advanced EDA tools and methodologies to accelerate our chip development.



■具体的な業務内容
チップ実装EDAフロー開発エンジニアとして、以下の業務を担当します。

・チップ実装EDAフローの確立：
サインオフフロー開発：RC抽出、タイミング解析、タイミング修正のためのサインオフフローを開発・最適化します。これによりチップの性能と信頼性確保。
・EDAプラットフォーム開発：設計段階の統合、設計キットの管理、設計データベースの監視を行うEDAプラットフォームの開発・保守。設計者が効率的に作業できる環境を構築。
・汎用CAD/EDA開発：あらゆる設計課題を解決するための汎用EDAツールの開発・改善。設計プロセスのボトルネック解消と効率向上。
・設計チームと連携し、フローおよびツールのニーズを特定し、要件を定義します。
・EDAベンダーと連携し、新機能の導入や既存ツールの最適化を推進。
・開発したフローやツールの導入支援、ユーザーサポート、トラブルシューティングを提供。
・最新のEDA技術や業界動向を把握し、社内フローへの適用可能性評価。
・開発したフローやツールのドキュメントの作成・維持。

Key Responsibilities
As a Chip Implementation EDA Flow Development Engineer, your responsibilities will include:

- Chip Implementation EDA Flow Enablement:
- Sign-Off Flow Development: Develop and optimize sign-off flows for RC extraction, timing analysis, and timing fixing. This ensures the performance and reliability of our chips.
- EDA Platform Development: Develop and maintain our EDA platform for integrating design stages, managing design kits, and overseeing design databases. You'll build an environment where designers can work efficiently.
- General CAD/EDA Development: Develop and improve general EDA tools to resolve all sorts of design issues. This will help eliminate bottlenecks in the design process and boost efficiency.
- Collaborate with design teams to identify flow and tool needs and define requirements.
- Work with EDA vendors to introduce new features and optimize existing tools.
- Provide support for implementing developed flows and tools, offering user assistance and troubleshooting.
- Stay up-to-date with the latest EDA technologies and industry trends, evaluating their applicability to our internal flows.
Create and maintain documentation for developed flows and tools.

■職務内容
同社は、2nmノードおよびそれ以降の先進半導体プロセス技術の開発を支援するイネーブルメントチームに、意欲的で経験豊富なシニアDFTエンジニアを募集しています。次世代製造プロセスの実現と検証に不可欠な大規模テストチップの設計検証技術（DFT）実装を主導していただきます。
本職務では、スキャン挿入、ATPG、メモリBIST、その他のDFT手法に注力すると同時に、歩留まり分析やEDAツール連携を支援し、設計品質とテスト効率の向上を図ります。RTL設計者、物理設計チーム、プロセス統合エンジニア、EDAパートナーと緊密に連携し、グローバル拠点全体で堅牢なDFTインフラを確立します。

We are seeking a highly motivated and experienced Senior DFT Engineer to join our Enablement Team supporting the development of advanced semiconductor process technologies at the 2nm node and beyond. You will lead the Design-for-Test (DFT) implementation of large-scale test chips that are critical for enabling and validating our next-generation manufacturing processes.
In this role, you will focus on scan insertion, ATPG, memory BIST, and other DFT methodologies, while also supporting yield analysis and EDA tool collaboration to improve design quality and test efficiency. You will work closely with RTL designers, physical design teams, process integration engineers, and EDA partners to ensure robust DFT infrastructure across our global sites.

・技術開発用テストチップ向けのDFTアーキテクチャを定義・実装し、スキャン、境界スキャン、メモリBISTにメインとした設計開発。
・実装済みDFT回路の機能・タイミング検証を実施し、DFTシミュレーション（ATPG、BIST、故障シミュレーション）によるテストカバレッジ評価。
・テストカバレッジ、テストコスト、テスト時間の分析に基づき最適なテストソリューションを提案する。
・設計チームと連携し、RTLから物理実装に至るまでのDFT機能統合を推進する。
・ATPGおよびMBISTパターンの開発・検証を実施し、シリコン上でのテスト立ち上げとデバッグを支援。
・シリコンからのテストデータを分析し、系統的問題を特定してプロセス歩留まりを改善。
・EDAベンダーと連携し、先進ノード向けDFTツール・手法の評価と改善を実施。
・ベストプラクティスを文書化し、将来のテクノロジーノードにおけるスケーラブルなDFTフローの実現。
・ 設計、プロセス、製品エンジニアリング、信頼性評価にまたがるクロスファンクショナルチームの支援。

Responsibilities
・Define and implement DFT architectures for technology development test chips, focusing on scan, boundary scan, and memory BIST.
・Function and timing verification of implemented DFT circuit, evaluate test coverage with DFT simulation (ATPG, BIST, Fault simuation).
・Propose the best test solution with analysis among test coverage, test cost, test time
・Collaborate with design teams to integrate DFT features from RTL through physical implementation.
・Develop and validate ATPG and MBIST patterns; support test bring-up and debug on silicon.
・Analyze test data from silicon to identify systematic issues and improve process yield.
・Engage with EDA vendors to evaluate and improve DFT tools and methodologies for advanced nodes.
・Document best practices and contribute to the enablement of scalable DFT flows across future technology nodes.
・Support cross-functional teams spanning design, process, product engineering, and reliability.

2nm世代、及びBeyond 2nmの先端ロジック開発における主にフロントエンドの業務を担っていただきます。
装置・材料メーカーや社内部門（デバイス、プロセスインテグレーション、TEGレイアウト設計、生産技術）との連携を図り、効果的な技術開発をリードしていただきます。

2nm世代、及びBeyond 2nmの先端ロジック開発における主にフロントエンドの業務（TEGレイアウト設計含む）を担い、チーム全体のマネジメントを行っていただきます。
フロントエンドプロセス技術開発プロジェクトの管理を担当し、チームを率いてプロセス技術開発を推進していただきます。
社内他部門（デバイス、PDK、パッケージング、生産技術）や装置・材料メーカーとの密な連携を図り、開発成果を確実に遂行しつつ、技術ロードマップの策定、スケジュール管理、予算管理を行い、プロジェクトを効果的にに進行していただきます。

Rapidusは2025年4月にパイロットラインが稼働し始め、2027年量産化に向けて試作を進めております。
《Rapidusの技術で変える未来》
弊社の取引業界は自動車業界やIT・PCメーカーなど多岐に渡りますがスマホやPC、産業用ロボットなど私たちが扱う製品に必要不可欠な半導体。
現代社会の進化は半導体なくしては成り立たず、特に近年AIやIoTといった
次世代技術の発展が、半導体の需要を爆発的に高めています。
Rapidusの最大の特徴は、開発期間を短縮する統合型ファウンドリサービスRUMSを展開、単に半導体を製造するだけでなく、開発期間を世界最短にすることを価値として提供。

RUMSとは・・・https://www.rapidus.inc/business/

Rapidus株式会社の特徴
〇IBMとの技術提携
Rapidusは2nmプロセスの基盤技術を自社開発するのではなくこの分野で
先行するIBMから技術ライセンスの供与を受け、共同開発を進めています。
同社の研究者及び技術者は世界最先端の半導体研究拠点の1つであるニューヨーク州アルバニーで米国IBM・日本IBMの研究者と協働。
日本国内技術に留まらない世界的な最新技術への挑戦です。
〇imecとの連携
ベルギーに本拠を置く世界最先端の半導体研究機関imecとの協力覚書も締結。欧州半導体エコシステムの中心的存在であるimecとの連携をきっかけにEUV技術へのアクセスとグローバルな研究開発ネットワークへの参加を進めています。

■参考動画・記事
＜記事＞
参考①：新たなコンセプトで先端ロジック半導体製造へ：ラピダスの小池淳義社長に聞く
https://www.nippon.com/ja/in-depth/a09004/?cx_recs_click=true
＜参考動画＞
参考①：【半導体2023】今さら聞けない『Rapidusは何をやっている？』＆業界各社の動きを徹底解説【TSMC】【サムスン】
https://www.youtube.com/watch?v=dQY-VjzvZUA
参考②：【Rapidus社長対談】Rapidusは今までにないビジネスモデルを構築する!
https://www.youtube.com/watch?v=A1klwk6z2Qw

当社は、海外製造拠点にも商品開発の組織があります。現地での開発力強化にあたり、現地エンジニアの育成・マネジメントを行う人材を募集しています。日本で当社のモノづくりのスキルを習得していただき、将来的に現地に着任していただく予定です。

●ＬＥＤ照明の電気回路設計開発業務全般。
ＬＥＤ照明用の電源回路設計・評価
ＬＥＤ照明を制御するための制御回路、システム開発・評価
小型・薄型電源開発

当社は自社で企画から開発、製造まで一貫して行っており
裁量権をもって働くことができる環境です。

ご自身が開発した商品が市場に投入される喜び、
お客様を満足させられた喜び、
売上に貢献できる喜びを共有したい方に向いています。

■工場・ビル設備等の電気・計装制御・管工事・電気通信工事の施工管理をお任せいたします。
・工事全体の工程管理、労務管理、予算管理、原価管理
・自主検査、官庁検査、施主検査、試運転
・引渡し、各設備の説明、完成後のメンテナンス

施工実績例>▲66KV GIS 特高変電所設備▲ゴミ焼却場　電気設備▲本四連絡橋（大鳴門橋）　電気照明設備▲自家発電設備▲病院　電気設備▲恵比寿ガーデンプレイス　電気設備

■下記の分野に関わるエンジニア、コンサルタント等
日本の政府開発援助を中心に国際機関や民間の資金による開発途上国での開発プロジェクトのコンサルティング業務（プロジェクトマネージメント、基本計画、施設設計、CM、運営維持管理アドバイザリー等の業務）に携わっていただきます。

■案件　インドネシア（ジャカルタ）　ラオス（ビエンチャン）
浄水場、水道、下水処理場、ポンプ場に関わる電気、機械設備設計、施工監理をお願い致します。
ジャカルタではエビの養殖事業に参画する等、企業として新規事業にも積極的にチャレンジをしております。
※施行監理のフェーズの案件もあり、今後２年以上継続してアサインされる可能性ございます。

2nm世代、及びBeyond 2nmの先端ロジック開発、主に配線形成プロセス技術開発のマネジメント業務を担っていただきます。
配線プロセス技術開発プロジェクトの全体管理を担当し、チームを率いてプロセス技術の最適化を推進していただきます。
他部門や装置メーカーとの密な連携を図り、開発成果を確実に遂行しつつ、技術ロードマップの策定、スケジュール管理、予算管理を行い、プロジェクトを円滑に進行していただきます。

2nm世代、及びBeyond 2nmの先端ロジック開発、主に配線工程のプロセスインテグレーションに関する業務を担っていただきます。
ダブルパターニング、EUV、微細配線技術などの要素技術を駆使し、最先端プロセスの実現に向けた技術革新を推進、他の部門（デバイス、プロセスインテグレーション）との連携を図り、効率的な技術開発をリードしていただきます。

コネクタ機構設計に携わっていただきます。
マネジメント経験者は将来的にマネジメントを携わる可能性があります。