年収1,700万円以上／パッケージ開発の求人・転職情報

同社は2nm半導体の量産に向けて2025年にパイロットラインが稼働しております。試作製造が進む中、最終製品の完成に向けて下記業務をお任せします。
実使用環境を模した最終製品としての動作品質の確認をお任せするポジションです。

①システムレベルテストエンジニア
実使用環境を模したシステムレベルでの評価を行い、最終製品としての動作品質を確認するポジションです。

【具体的な業務内容】
　・システムレベルテスト環境の構築・運用
　・PC等の実機を用いた半導体デバイス評価
　・テスト結果の整理・課題抽出
　・顧客要件に応じた評価内容の調整
　・新規用途・新製品向け評価手法の検討

②バーンインテストエンジニア
高温・電圧ストレスを与えるバーンイン試験を通じて、初期不良の除去と製品信頼性向上に貢献するポジションです。

【具体的な業務内容】
　・バーンイン装置の運用・管理
　・バーンイン条件（温度・時間等）の設定・実行
　・試験結果の確認および不良分析サポート
　・装置トラブル発生時の一次対応
　・テスト・信頼性部門との連携業務

③基板テストエンジニア
半導体パッケージ用基板の検査・評価を通じて、実装前段階での品質確保を担うポジションです。

【具体的な業務内容】
　・パッケージ用基板の電気検査・導通確認
　・基板不良（配線断・短絡等）の検出および解析
　・基板検査工程の立上げ・運用
　・サプライヤ（基板メーカー）との技術やり取り
　・チップレット／先端パッケージ向け基板評価対応

④ロジックテスト工程エンジニア
ロジックデバイスのテスト工程全体を担い、装置運用・工程改善を通じて、生産性と安定稼働を実現するポジションです。

【具体的な業務内容】
　・ウェハテスト／パッケージテスト装置の工程運用・管理
　・テスト装置立上げおよび日常的な稼働サポート
　・装置トラブル・工程問題の初期対応
　・生産量増加に向けた工程改善・運用最適化
　・製造・生産技術部門との連携業務

⑤ロジックテストエンジニア
ロジック半導体の量産テストにおいて、テスタを用いたテストプログラムの開発・運用を通じて、製品品質および量産安定性を支えるポジションです。

【具体的な業務内容】
　・ロジックテスタ／メモリテスタを用いたテストプログラム開発・保守
　・ウェハテスト／パッケージテストでのテスト条件設定・実行
　・テスト結果の解析および不良の一次切り分け
　・デバイス・製造部門と連携したテスト改善対応
　・量産フェーズでのテスト運用サポート

【使用ツール・環境】
　環境：UNIX/Linux
　言語：JAVA 又は C言語系

⑥パラメトリックテストエンジニア
半導体デバイスの電気的特性（パラメータ）を定量的に評価し、設計仕様への適合性、量産時のばらつき、工程異常を早期に検出する仕組みを作ることで、製品品質および歩留まりの向上に貢献する業務を担当します。
開発段階から量産初期までを担当し、デバイス・プロセス・製造部門と連携しながら、安定した量産体制の構築を支えます。

【具体的には】
　・既存テスト仕様に基づくパラメトリックテストの実行
　・新デバイス／新プロセス立上げ時のテスト評価
　・テストプログラム自動生成の仕組みづくり
　・異常値・分布変化の検出とエスカレーションの仕組みづくり
　・デバイス・プロセスエンジニアへの技術フィードバック
　・テスト／製造現場との基本的な連携
　・テスト条件・判定基準（Spec）の検討・改善
　・歩留まり低下時の要因分析と対策提案
　・テストデータの整理・統計解析

【使用するツール】
　・オートプローバー・パラメトリックテスタ
　・セミオーオートプローバー・パラメトリックアナライザ

2nm半導体の量産化に向けてパッケージング工程における下記いずれかの業務をお任せいたします。

①半導体パッケージ プロセスインテグレーションエンジニア
最先端チップレット技術の基盤となる FCBGA（Flip Chip BGA）パッケージ の開発において、パッケージの実装設計から試作・解析評価までの インテグレーション業務全般 を担当します。

・FCBGAパッケージの実装設計（2D / 2.5D / 2.xD）におけるプロセスインテグレーション業務全般
・チップレットを含む先端パッケージの試作立ち上げ、量産移行に向けたプロセス構築
・パッケージおよびデバイスの電気的・機械的・熱的な解析および評価

②実装TEG設計開発エンジニア
FCBGA、2D/2.5D、チップレット技術など最先端半導体パッケージの開発に向け、
TEG（Test Element Group）のエンジニアとして、下記の業務をご担当いただきます。

・半導体ウェハにおけるスクライブ設計およびTEG設計
・BEOL（Back End of Line）の構造・材料特性を踏まえたプロセスルールの設計・開発
・有機基板側のTEGパターン設計（層構成、ビア、ライン/スペースなど）
・電気的・機械的・熱的な観点から、パッケージ構造が信頼性要件を満たすかの検証・設計フィードバック
・プロトタイプの試作・評価・故障解析の実施
・TEGを用いた故障モードの抽出、測定手法の確立（例：抵抗/容量測定、接続信頼性、反り/応力評価など）
・パッケージ仕様に応じた最適なTEG・試作品設計の指針策定

③半導体パッケージプロセス開発エンジニア
最先端チップレット技術を搭載する FCBGA（Flip Chip BGA）パッケージ の製造プロセスにおける、各ユニットプロセスの開発を担当いただきます。
具体的には、FCBGA・2D/2.5D/2.xD パッケージの製造における、以下いずれかの ユニットプロセス開発を担当します。
（1）バックグラインド・ダイシング工程
　・ウェハバックグラインド、ダイシングのユニットプロセス開発
　・各種インパクトテープ・ダイシングテープの材料特性評価
　・チップ割れ・クラック等に対するプロセス改善および条件最適化
（2）アンダーフィル・モールド・TIM実装工程
　・アンダーフィル材料・液性・流動性の評価および最適化
　・モールドプロセス（樹脂流動、反り、応力）の評価と開発
　・サーマルインターフェースマテリアル（TIM）の塗布・固化プロセスと材料評価
（3）Flip Chip接続・BGAボール接続・SMDマウント工程
　・フリップチップ（FC）接続プロセス開発および接続信頼性評価
　・BGA ボール形成・実装プロセスの改良・歩留まり改善
　・SMD（Surface Mount Device）搭載プロセスの検証と最適化

④半導体パッケージプロセス検査エンジニア
最先端チップレット技術を搭載する FCBGA（Flip Chip BGA）パッケージ の製造工程における、各種検査プロセスを担当いただきます。
主な業務内容：
・半導体パッケージプロセスにおける 欠陥検査 の実施（外観不良、接合不良、ボイド、クラックなど）
・自動外観検査装置（AOI） を用いた検査業務
・超音波顕微鏡（C-SAM等）やＸ線検査装置 を用いた内部欠陥検査
・検査結果の分析、レポート作成、工程改善提案
・製造プロセス・品質保証部門との連携による不良要因の解析・改善活動

以下のいずれかの業務をお任せいたします。
・Analog Design engineer
・Digital Design engineer
・IP Development Design Engineer
・Interface Design

半導体デバイスが長期間安定して動作することを保証するため、各種信頼性試験の計画・実施・解析を行います。
デバイス物理や劣化メカニズムの理解に基づき、製品リスクを未然に防ぎ、品質保証および顧客信頼の確立に貢献します。

▼下記いずれかをお任せいたします。
【１】
・プロセス各工程（FEOL/MOL/BEOL）における各種要素信頼性、および、製品レベル信頼性の評価データの解析、寿命推定。
・各種信頼性メカニズム・モデルの開発や改良。
・各種開発部門と連携してのデバイス・プロセス開発と同時・並行での信頼性開発・作りこみと検証。
・開発完了時におけるQualification検証。
・量産時や市場での不良に対して原因解明と対策を、関連開発部門および品質管理部門と連携して推進。
・上記推進に必要となる評価プログラムの作成・更新。

【２】
・信頼性評価フローおよび試験規格の理解
　・既存信頼性試験（高温・電圧ストレス等）の実施
　・試験データの整理・レポート作成
　・不良発生時の情報収集・対応
　・信頼性試験条件の設計および評価計画立案
　・劣化現象・寿命データの解析
　・新製品・新プロセスの信頼性認定対応
　・信頼性TEGモニタの立案・作成
　・簡易的な故障解析と関係部署連携

【使用するツール】
　・セミオーオートプローバー・パラメトリックアナライザ
　・オートプローバー・パラメトリックテストシステム
　・EM試験装置
　・レイアウトエディタ

1.光電部品先進パッケージング方案の設計開発：方案評価、シミュレーション設計から性能最適化までの全プロセスを担当し、パッケージング方案が確実にプロジェクトの要求を満たすことを保証。

2.独立した操作・測定分析：各種光電測定装置の操作に習熟し、実験方案を設計。測定データの分析・整理・報告書作成を独自に行う。

3.先端技術研究：光電・先進パッケージング分野の最新技術動向を洞察。事業ニーズに基づく新技術調査を実施し、専門的な調査報告書を提出。

4.技術課題解決：製品開発・試験・応用プロセスにおける複雑な光電パッケージング技術課題を特定・分析し、専門的ソリューションを提供。

【業務内容】
１・塗布現像装置開発のPLC（製品ライフサイクル）プロセスに従い、フロントエンドトラック装置製品の研究開発プロジェクトの全体計画を主導し、事前調査、実現可能性検証を含む研究開発プロジェクトの重要なノードを具体的に計画します。研究開発の実施および製品リリースなど。

２・塗布現像装置研究開発エンジニアのチームを率い、会社の装置製品開発プロジェクトに取り組み、装置システムの全体的な設計と各機能モジュールの仕様を主導し、プロセス技術要件を特定の機械設計指標に分解し、詳細を確立します。タスクの目標を定め、時間通りに予算内で研究開発プロジェクトを完了するためにリソースを合理的に割り当てます。

３・装置の技術要件の策定を主導し、特定のモジュールとコンポーネントの設計を指導し、検証プロセス中のさまざまな指標のデータ収集、問題点の分析と改善を担当します。

４・製品BOMの作成と保守、設計文書の作成とアーカイブ、継続的改善プロジェクトのためのエンジニアリング変更の管理を含む、製品標準化作業の推進を担当します。

５・部門の業務の実施プロセスと結果を監督する責任を負い、またプロジェクトの円滑な実施を確保するために他のプロジェクト関連部門との総合的な調整を担当します。

６・チームのイノベーション能力を向上させ、機器関連の知的財産保護の戦略と実施に責任を負います。

■組織の役割
CMOSイメージセンサーを実装するModule、PKG、基板の電磁界解析でのSI・PI・EMI検証、及び高周波設計業務が中心で、設計後は測定及び評価を行い最終顧客に商品を届けるまでの領域をカバーします。
CMOSイメージセンサーの高性能化に伴い高速シリアルI/Fシステムも高速化しており、今後益々重要となる業務となります。

■担当予定の業務内容
・電磁界解析ツールを用いた新規高速シリアルI/FのSI/EMI解析/高周波設計、伝送路Simulation、及び新開発CMOSイメージセンサーのPI解析/最適化設計業務
・ネットワークアナライザ、オシロスコープを用いたSI/PI特性評価業務 を通じて新開発CMOSイメージセンサーの各セット導入を多くの関係部署や顧客と連携して推進頂きます。

■想定ポジション
小規模のチーム体制のリーダー、または担当者

■職場雰囲気
職場は若手からベテランまで揃っていて活気があります。
スマートフォン、デジタルカメラ、産機カメラ等の各セット実装制約に対し次世代CMOSセンサーをSI・PI・EMI性能を担保し実装するため、難しい技術課題にメンバーと議論しながら一丸となって取り組んでいます。
また新たな高周波材料を用いて次世代に向けた技術開発もしています。

■描けるキャリアパス
・ネットワークアナライザ、オシロスコープを用いたSI/PI特性評価技術
・電磁界Simulationと実測とのコリレーション技術
・高速シリアルインターフェース
・システムシミュレーション技術

■求人部署からのメッセージ
ソニーのCMOSイメージセンサーは、スマートフォン、デジタルスチルカメラ、カムコーダ、セキュリティ/産機カメラ、PCカメラ等すでに多くの分野で使用され、高速・高画質を活かしたカメラの実現に貢献しています。
我々の職場では、次世代の各セットに新規開発CMOSイメージセンサーを搭載するため様々な技術課題にメンバー一丸となって取り組んでいます。
新規開発CMOSイメージセンサーが搭載された各セットが世の中に送り出された際の感動はエンジニア冥利に尽きます。
このような感動体験を一緒に味わってみませんか？


※本求人はジェネラル・エンプロイメント・コントラクト社員での採用となるため
将来的に別の職務領域や技術領域に異動の可能性がございます。
合わせて、全国の支社、工場、営業所への転勤可能性がございます。

In this role, you will be responsible for synthesis and place and route using industry standard tools for high-speed CPU core design. Knowledge of cutting edge silicon technology 5nm and lower and multi Ghz design is a plus.

This role is based out of Tokyo, Japan.

We welcome candidates at various experience levels for this role. During the interview process, candidates will be assessed for the appropriate level, and offers will align with that level, which may differ from the one in this posting.

Responsibilities:
Synthesis and Place and Route using industry standard tools for high speed CPU core design
Plan out resources, schedule, project PPA
Develop strategies to deliver reproducible design convergence results
Help to create and refine synthesis and PNR flow for the project team
Perform all aspects of design flow from logic synthesis, place and route, FEV, power, timing, quality checks and design closure
Develop and recommend better design methodologies to enable better timing convergence
Plan out resources, schedule, project PPA
Guide and mentor junior engineers
PV convergence (including static timing and power analysis)
Chip physical design verification including formal equivalence, timing, electrical rules, DRC/LVS, Noise and electro-migration checks
Scripting in an interpreted language, minimum TCL in addition to at least one other